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#Disseny Digital Bàsic·1º Grado en Ingeniería Informática (UB)

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PRACTICA-3-DDB-Latches-vs-Flip-Flops-D-JK-T-y-Senales-de-Control.vhd

"Práctica fundamental sobre elementos de memoria. Teoría: Explicación en comentarios de la diferencia Latch/FF. Código: Implementación comparativa de Latch D/JK/T frente a Flip-Flop D/JK/T. Control: Manejo correcto de señales asíncronas Preset y Clear.

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LIBRERIA-DE-PUERTAS-P2-Definicion-de-AND-OR-XOR-2-3-4-entradas.vhd

"Archivo auxiliar necesario para las prácticas de diseño estructural. Contiene la definición compilable de todas las puertas básicas (AND2, AND3, AND4, OR2, OR3, OR4, XOR2, INV) con sus arquitecturas lógica y con retardo. Úsalo como 'package' para tus eje

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PRACTICA-2-DDB-Retardos-y-Arquitecturas-Logica-vs-Estructural-Resuelta.vhd

"Solución a la práctica de introducción a arquitecturas. Implementación de una función lógica compleja de 4 variables (a,b,c,d) comparando tres métodos: Lógica: Asignación directa. Lógica con Retardo: Uso de AFTER 3 ns. Estructural: Conexión de puertas

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PLANTILLA-VHDL-Todas-las-Puertas-Latches-y-Flip-Flops-D-JK-T.vhd

"Archivo 'Chuleta' esencial para copiar y pegar en cualquier práctica o examen. Contiene la sintaxis exacta (Entity + Architecture) de: Puertas: AND, OR, XOR, NAND (2, 3 y 4 entradas). Memorias: Latch D, Latch JK, Latch T. Flip-Flops: FF-D, FF-JK, FF-T

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GUIA-SINTAXIS-VHDL-Modelos-Estructurales-MUX-y-Testbench.vhd

"Resumen práctico de teoría aplicada a VHDL. Muestra con ejemplos claros: Diferencia entre arquitectura logica, logicaretard y estructural. Cómo declarar Componentes y hacer Port Map. Cómo hacer un Multiplexor con IF-THEN-ELSE. Esqueleto básico de un

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PRACTICA-5-FINAL-Sumador-3-Bits-Registro-4-Bits-y-ALU-Simple-Codigo-Completo.vhd

"El archivo más completo para aprobar la P5. Contiene la jerarquía completa: Sumador Completo (Full Adder): Implementación de Sum1Bit y Sum3Bits con carry. Registro de Desplazamiento: Código del Reg4Bits a partir de FFs de 1 bit. Bloque Lógico: Operaci

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PRACTICA-5-Parte-A-Circuito-Secuencial-con-Flip-Flops-JK-y-XOR.vhd

"Código VHDL para la primera parte de la práctica 5. Implementación de un circuito secuencial síncrono. Uso intensivo de Flip-Flops JK instanciados como componentes. Lógica de 'Próximo Estado' usando puertas XOR, AND e Inversores. Incluye test_p05d par

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EJERCICIO-TIPO-EXAMEN-Circuito-Mixto-FF-JK--Latch-D--Puertas-VHDL.vhd

"Código VHDL resuelto de un circuito complejo que mezcla lógica combinacional y secuencial. Incluye: Uso simultáneo de Flip-Flop JK y Latch D con Preset y Clear. Arquitectura estructural con PORT MAP de componentes. Testbench (bdp) completo con generac

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PRACTICA-4-DDB-Multiplexores-MUX-4a1-y-Registros-FF-D-Resuelta.vhd

"Solución completa a la Práctica 4. Código funcionando que implementa: Multiplexor 4 a 1 con arquitectura comportamental (IF-THEN) y con retardos. Flip-Flop D sensible a flanco. Integración estructural conectando MUX y FF. Banco de pruebas para valida

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CHULETA-VHDL-TOTAL-Plantillas-ModelSim-para-CopiarPegar-Testbench--Mux--FF--Puertas.pdf

La guía definitiva para sobrevivir a las prácticas y exámenes de DDB con ModelSim. No pierdas tiempo escribiendo código desde cero, aquí tienes las plantillas exactas (syntaxis perfecta) listas para usar. ¿Qué incluye este pack? Tipos de Arquitectura, C